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星期三, 12月 20, 2006. 3利用MAX Pull II 10.1 將邏輯閘圖呈現出來`。 Posted by 瑋哲(水果奶奶) @ 8:37 上午. 星期二, 12月 12, 2006. F=(C)(A B C' D). 3利用MAX Pull II 10.1 將邏輯閘圖呈現出來. 6回到了原點，為何MAX PullII會找不到危障呢此時，我們就一直試一直試，最後發現，必須要將XOR Synthesis關掉，就可以順利的找到危障. Posted by 瑋哲(水果奶奶) @ 10:35 下午. 星期二, 12月 05, 2006. 1A、B、C、D為輸入，F為輸出(老師隨機給予的)2.將題目轉成卡諾圖，在使用基本運算，求出布林代數式f=(C)(A B C' D)3.利用MAX Pull II 10.1 將邏輯閘圖呈現出來4.跑出結果並尋找危障。這次測驗很可惜.有一個零沒有圈到.導致最後的結果無法順利的跑出來.不過希望下一次的挑戰可以順利的達成.並且能邁進到第二階段. 老師的話時間用心=理論、應用及成品.(目標可以拉近與國外的距離- - 法國.50年.核融合). Wire a,b;.

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星期三, 12月 20, 2006. 3利用MAX Pull II 10.1 將邏輯閘圖呈現出來`。 Posted by 瑋哲(水果奶奶) @ 8:37 上午. 星期二, 12月 12, 2006. F=(C)(A B C' D). 3利用MAX Pull II 10.1 將邏輯閘圖呈現出來. 6回到了原點，為何MAX PullII會找不到危障呢此時，我們就一直試一直試，最後發現，必須要將XOR Synthesis關掉，就可以順利的找到危障. Posted by 瑋哲(水果奶奶) @ 10:35 下午. 星期二, 12月 05, 2006. 1A、B、C、D為輸入，F為輸出(老師隨機給予的)2.將題目轉成卡諾圖，在使用基本運算，求出布林代數式f=(C)(A B C' D)3.利用MAX Pull II 10.1 將邏輯閘圖呈現出來4.跑出結果並尋找危障。這次測驗很可惜.有一個零沒有圈到.導致最後的結果無法順利的跑出來.不過希望下一次的挑戰可以順利的達成.並且能邁進到第二階段. 老師的話時間用心=理論、應用及成品.(目標可以拉近與國外的距離- - 法國.50年.核融合). Wire a,b;.

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1 peter

2 12/19 考試設計過程第一階段第三次考試成功篇

3 1a、b、c、d為輸入，f為輸出老師隨機給予的

4 2將題目轉成卡諾圖，在使用基本運算，求出布林代數式

5 4跑出結果並尋找危障

6 有上面三次的錯誤經驗，最後終於通過第一階段的考試真是很興奮

7 之後來有三個階段的考試等著我去挑戰，加油向前邁進一大步

8 0 comments

9 12/12 考試設計過程第一階段第二次考試失敗篇

10 之後回到寢室，我找師父一起討論，是不是真的找不到危障

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peter,12/19 考試設計過程第一階段第三次考試成功篇,1a、b、c、d為輸入，f為輸出老師隨機給予的,2將題目轉成卡諾圖，在使用基本運算，求出布林代數式,4跑出結果並尋找危障,有上面三次的錯誤經驗，最後終於通過第一階段的考試真是很興奮,之後來有三個階段的考試等著我去挑戰，加油向前邁進一大步,0 comments,12/12 考試設計過程第一階段第二次考試失敗篇,之後回到寢室，我找師父一起討論，是不是真的找不到危障,5利用第二階段的軟體，成功的找找到危障,module top;

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星期三, 12月 20, 2006. 3利用MAX Pull II 10.1 將邏輯閘圖呈現出來`。 Posted by 瑋哲(水果奶奶) @ 8:37 上午. 星期二, 12月 12, 2006. F=(C)(A B C' D). 3利用MAX Pull II 10.1 將邏輯閘圖呈現出來. 6回到了原點，為何MAX PullII會找不到危障呢此時，我們就一直試一直試，最後發現，必須要將XOR Synthesis關掉，就可以順利的找到危障. Posted by 瑋哲(水果奶奶) @ 10:35 下午. 星期二, 12月 05, 2006. 1A、B、C、D為輸入，F為輸出(老師隨機給予的)2.將題目轉成卡諾圖，在使用基本運算，求出布林代數式f=(C)(A B C' D)3.利用MAX Pull II 10.1 將邏輯閘圖呈現出來4.跑出結果並尋找危障。這次測驗很可惜.有一個零沒有圈到.導致最後的結果無法順利的跑出來.不過希望下一次的挑戰可以順利的達成.並且能邁進到第二階段. 老師的話時間用心=理論、應用及成品.(目標可以拉近與國外的距離- - 法國.50年.核融合). Wire a,b;.

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peter: 12/19 考試設計過程(第一階段)--第三次考試成功篇

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星期三, 12月 20, 2006. 3利用MAX Pull II 10.1 將邏輯閘圖呈現出來`。 Posted by 瑋哲(水果奶奶) @ 8:37 上午. 29771;哲(水果奶奶). 24432;化, 大葉大學, Taiwan. 12/12 考試設計過程(第一階段)- 第二次考試失敗篇. 12/5 考試設計過程(第一階段)- 第一次考試失敗篇. 11/24 考試設計過程(第一階段)- 練習篇. 10/19上課最後的測試程式. 31532;一階段實作考試的考試內容. 10/19 上課內容. 31532;四週上機. 31532;二週課堂上課 (看見未來). 31532;二週上機的課程畫邏輯閘圖形及波型圖. 31532;二次的上課.

2

peter: 11/24 考試設計過程(第一階段)--練習篇

http://www.fc299319.blogspot.com/2006/11/1124.html

星期二, 11月 14, 2006. Posted by 瑋哲(水果奶奶) @ 2:48 下午. 29771;哲(水果奶奶). 24432;化, 大葉大學, Taiwan. 10/19上課最後的測試程式. 31532;一階段實作考試的考試內容. 10/19 上課內容. 31532;四週上機. 31532;二週課堂上課 (看見未來). 31532;二週上機的課程畫邏輯閘圖形及波型圖. 31532;二次的上課. 31532;一個部落格.

3

peter: 10/19上課最後的測試程式

http://www.fc299319.blogspot.com/2006/10/1019_116227852807107733.html

星期二, 10月 31, 2006. Wire a,b;. System clock #100 clock1(a);. System clock #50 clocl2(b);. Module system clock(clk);. If($time 1000) #(PERIOD-1) $stops. Posted by 瑋哲(水果奶奶) @ 3:04 下午. 29771;哲(水果奶奶). 24432;化, 大葉大學, Taiwan. 31532;一階段實作考試的考試內容. 10/19 上課內容. 31532;四週上機. 31532;二週課堂上課 (看見未來). 31532;二週上機的課程畫邏輯閘圖形及波型圖. 31532;二次的上課. 31532;一個部落格.

4

peter: 第四週上機

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星期二, 10月 17, 2006. 自己輸入四個input(a b c d),及一個輸出(output f),先畫成卡諾圖,將f寫成布林函數式,再用max plus II 畫出邏輯閘圖形,及波形圖 ,並且尋找危障 (主要是了解原理). 學海無崖- - 1.唯勤是岸 - 目標下晶片(FPGA). 你看現在缺什麼.能改善人類的生活. 結合創意及產品成本=桌上型電腦結合太陽能不斷電系統.吸收日光燈來充電. 茂迪公司以生產高品質的儀器、矽晶太陽能電池及太陽能應用產品聞名全世界，我們運用先進的技術及創造力，與您一起建立永續美好的環境。 Posted by 瑋哲(水果奶奶) @ 2:21 下午. 29771;哲(水果奶奶). 24432;化, 大葉大學, Taiwan. 31532;二週課堂上課 (看見未來). 31532;二次的上課. 31532;一個部落格.

5

peter: 十一月 2006

http://www.fc299319.blogspot.com/2006_11_01_archive.html

星期二, 11月 14, 2006. Posted by 瑋哲(水果奶奶) @ 2:48 下午. 29771;哲(水果奶奶). 24432;化, 大葉大學, Taiwan. 12/19 考試設計過程(第一階段)- 第三次考試成功篇. 12/12 考試設計過程(第一階段)- 第二次考試失敗篇. 12/5 考試設計過程(第一階段)- 第一次考試失敗篇. 11/24 考試設計過程(第一階段)- 練習篇. 10/19上課最後的測試程式. 31532;一階段實作考試的考試內容. 10/19 上課內容. 31532;四週上機. 31532;二週課堂上課 (看見未來). 31532;二週上機的課程畫邏輯閘圖形及波型圖.

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蔚藍海域: 十二月 2006

http://bluerain1101.blogspot.com/2006_12_01_archive.html

星期四, 12月 07, 2006. 針對某 4 inputs, 1 outpout 電路進行真值表、K-Map化簡。並找出 0-Hazard 所在，進行改進設計使其成為 0-Hazard Free。所有數位電路設計均以結構化 Verilog 設計(僅使用 NAND 邏輯閘)。 2 求出輸出布林函數後，以 Verilog HDL 來設計此電路，程式碼如下. Verilog 1205(A,B,C,D,F);. A1,b1,c1,d1,f1,f2,f3,f4,f5;. 5 (a1,A,A);. 5 (b1,B,B);. 5 (c1,C,C);. 5 (d1,D,D);. 5 (f1,a1,b1,d1);. 5 (f2,B,c1);. 5 (f3,A,B,D);. 5 (f4,A,b1,c1);. 5 (f5,f1,f2,f3,f4);. 5 (F,f5,f5);. Verilog 1205 V0 (A,B,C,D,F);. 0 A=0; B=0; C=0; D=0;. A=0; B=0; C=0; D=0;. 320 A= A;. 160 B= B;. A:0 B:0 1 C:0 D:0.

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蔚藍海域: 十一月 2006

http://bluerain1101.blogspot.com/2006_11_01_archive.html

星期三, 11月 29, 2006. 針對某 4 inputs、1 outpout 電路進行真值表、K-Map化簡。 0-Hazard 所在，然後進行改進設計使其成為 0-Hazard Free。以 MAX plus II 模擬驗證. 為了找出 0-Hazard 所在，在這裡不將卡諾圖化到最簡). 2 在 MAX plus II 上畫出電路圖，如下圖。 A:0 B:0 1 C:0 D:0. A:0 B:0 1 C:1 D:1. A:0 B:1 C:1 D:0 1. 4 下圖為 0-Hazard 的模擬波形圖。 A:0 B:0 1 C:0 D:0 的情形. A:0 B:0 1 C:1 D:1 的情形. A:0 B:1 C:1 D:0 1 的情形. 5 在卡諾圖中進行修改設計，將 0-Hazard 消除掉。 6 下圖為 0-Hazard Free 的電路圖及模擬波形圖，由波形圖中可看到 0-Hazard 已被消除。 A:0 B:0 1 C:0 D:0 的情形. A:0 B:0 1 C:1 D:1 的情形. A:0 B:1 C:1 D:0 1 的情形. Posted by 笨笨魚 @ 4:58 下午.

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怎麼會這樣: 十二月 2006

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星期二, 12月 26, 2006. Wire a1,b1,c1,d1,f1,f2,f3,f4,f5,F;. Nand q1(a1,a,a);. Nand q2(b1,b,b);. Nand q3(c1,c,c);. Nand q4(d1,d,d);. Nand q5(f1,a1,c1);. Nand q6(f2,a1,b,d);. Nand q7(f3,a,c,d1);. Nand q8(f4,a,b1,c);. Nand q9(f5,f1,f2,f3,f4);. Nand q10(F,f5,f5,f5,f5);. A=0;b=0;c=0;d=0;. 200 a= a;. 100 b= b;. Wire a1,b1,c1,d1,f1,f2,f3,f4,f5,F;. Nand #3 q1(a1,a,a);. Nand #3 q2(b1,b,b);. Nand #3 q3(c1,c,c);. Nand #3 q4(d1,d,d);. Nand #3 q5(f1,a1,c1);. Nand #3 q6(f2,a1,b,c,d);/ 去除Hazard. Nand #3 q6(f2,a1,b,d);.

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怎麼會這樣: 十一月 2006

http://fu007ghost.blogspot.com/2006_11_01_archive.html

星期二, 11月 21, 2006. Posted by 阿弟的天空 @ 9:53 下午. 星期三, 11月 15, 2006. 針對某4 inputs, 1 outpout 電路, 進行真值表, K-Map, 化簡. F=(B' C D')(A' C D')(A B C')(A C' D)(B C' D)(A B D)(A' B' C D'). F=(B' C D')(A' C D')(A B C')(A C' D)(B C' D)(A B D)(A' B' D'). Posted by 阿弟的天空 @ 12:42 上午. 38463;弟的天空. 31532;二階段練習. 32066;於發現Hazard. 31532;一階段. 21407;來是這樣. 20316;業一. 20170;天的課外活動! 20358;灌灌水ㄅ.把我淹沒.

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蔚藍海域: 九月 2006

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星期二, 9月 26, 2006. 1 Bit Full Adder. 而Max Plus II 在. Posted by 笨笨魚 @ 8:37 下午. 一些關於 Verilog HDL 的網站. Http:/ zh.wikipedia.org/wiki/Verilog HDL#Verilog 2001. Http:/ www.icdiy.org/article.php3? Http:/ www.icdiy.org/article.php3? Http:/ www.icdiy.org/article.php3? Posted by 笨笨魚 @ 7:47 下午. 星期二, 9月 19, 2006. Posted by 笨笨魚 @ 6:20 下午. 31528;笨魚. 31532;三階段測驗. 31532;二階段測驗. 31532;一階段測驗. 1 Bit Full Adder. Verilog HDL 第二堂課. 31532;一次.

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蔚藍海域: 十月 2006

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星期二, 10月 17, 2006. Posted by 笨笨魚 @ 8:30 下午. 31528;笨魚. 31532;三階段測驗. 31532;二階段測驗. 31532;一階段測驗. 1 Bit Full Adder. Verilog HDL 第二堂課. 31532;一次.

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怎麼會這樣: 十月 2006

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星期二, 10月 31, 2006. Posted by 阿弟的天空 @ 11:04 上午. 星期三, 10月 18, 2006. Posted by 阿弟的天空 @ 1:55 下午. 星期二, 10月 03, 2006. Posted by 阿弟的天空 @ 3:00 下午. 38463;弟的天空. 31532;二階段練習. 32066;於發現Hazard. 31532;一階段. 21407;來是這樣. 20316;業一. 20170;天的課外活動! 20358;灌灌水ㄅ.把我淹沒.

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蔚藍海域: 一月 2007

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星期四, 1月 04, 2007. 隨機四組 4 bit 串列輸入及串列輸出，使用 Mealy-Type FSM 設計，此數位電路均以 NAND 邏輯閘設計，最後於 MAX Plus II 上模擬驗證. 3 指定狀態，並求出次一狀態 q0 、q1 及輸出 Y 的布林函數式。以下卡諾圖為求出 q0 、q1 、Y 的布林函數式。註下圖為D型正反器電路(以 NAND 邏輯閘)。 Posted by 笨笨魚 @ 8:43 下午. 31528;笨魚. 31532;三階段測驗. 31532;二階段測驗. 31532;一階段測驗. 1 Bit Full Adder. Verilog HDL 第二堂課. 31532;一次.

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UPDATE: 19.3.2017. Drei Fotos der Mitgliederversammlung hinzugefügt. Auf dem Online-Sportplatz des FC Groß Döhren von 1929 e.V. Wir laden Sie ein, unsere virtuelle Sportsparte "Surfen" zu nutzen und dabei mehr zu erfahren aus Vergangenheit und Gegenwart unseres Vereines. Gefällt Ihnen unser Auftritt und Sie sind interessiert, noch mehr zu erfahren, dann treten Sie mit uns in Kontakt. Auch konstruktive Kritik ist erwünscht. Haben Sie Interesse an unserem Vereinsleben teilzunehmen, finden Sie hier.

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星期三, 12月 20, 2006. 3利用MAX Pull II 10.1 將邏輯閘圖呈現出來`。 Posted by 瑋哲(水果奶奶) @ 8:37 上午. 星期二, 12月 12, 2006. F=(C)(A B C' D). 3利用MAX Pull II 10.1 將邏輯閘圖呈現出來. 6回到了原點，為何MAX PullII會找不到危障呢此時，我們就一直試一直試，最後發現，必須要將XOR Synthesis關掉，就可以順利的找到危障. Posted by 瑋哲(水果奶奶) @ 10:35 下午. 星期二, 12月 05, 2006. 1A、B、C、D為輸入，F為輸出(老師隨機給予的)2.將題目轉成卡諾圖，在使用基本運算，求出布林代數式f=(C)(A B C' D)3.利用MAX Pull II 10.1 將邏輯閘圖呈現出來4.跑出結果並尋找危障。這次測驗很可惜.有一個零沒有圈到.導致最後的結果無法順利的跑出來.不過希望下一次的挑戰可以順利的達成.並且能邁進到第二階段. 老師的話時間用心=理論、應用及成品.(目標可以拉近與國外的距離- - 法國.50年.核融合). Wire a,b;.

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